2014年度IEEE-CICC（Custom Integrated Circuits Conference）會(huì)議于近期在美國(guó)加利福尼亞州圣何西市舉行。CICC會(huì)議是IC設(shè)計(jì)領(lǐng)域最重要會(huì)議之一，從1988年開(kāi)始每年舉辦一次，會(huì)議內(nèi)容涉及集成電路設(shè)計(jì)、仿真、制造，MEMS、生物電子等方面。中國(guó)科學(xué)院電子學(xué)研究所可編程芯片與系統(tǒng)研究室團(tuán)隊(duì)在高電源抑制比電壓基準(zhǔn)源設(shè)計(jì)技術(shù)方面取得突破，并在會(huì)議上報(bào)道了A -115dB PSRR CMOS Bandgap Reference With a Novel Voltage Self-Regulating Technique。

　　基準(zhǔn)電壓源是高速數(shù)模混合芯片中非常重要的一個(gè)模塊，基準(zhǔn)電壓的穩(wěn)定性直接影響了整個(gè)系統(tǒng)的性能。面對(duì)數(shù)�；旌舷到y(tǒng)中復(fù)雜的噪聲環(huán)境，基準(zhǔn)源必須擁有較高的電源抑制比，才能為高速數(shù)模混合芯片提供穩(wěn)定的電壓參考。傳統(tǒng)高電源抑制比基準(zhǔn)源設(shè)計(jì)中，采用LDO（低壓差線性穩(wěn)壓器）為基準(zhǔn)源提供局部穩(wěn)定電源來(lái)提高基準(zhǔn)源的電源抑制比。盡管這種方式簡(jiǎn)單實(shí)用，但需要使用額外的運(yùn)算放大器，功耗高、面積大。然而，隨著可穿戴設(shè)備以及移動(dòng)設(shè)備的興起，SoC系統(tǒng)變的更為復(fù)雜，更多的高速數(shù)字電路、RF電路、開(kāi)關(guān)電容電路集成在同一塊硅片上，模擬電路不僅需要面對(duì)更多的高頻噪聲干擾，而且對(duì)功耗以及面積的需求更加嚴(yán)苛。這對(duì)基準(zhǔn)源電路的設(shè)計(jì)帶來(lái)了一項(xiàng)新的挑戰(zhàn)——如何在低功耗和小面積的情況下實(shí)現(xiàn)大帶寬范圍內(nèi)的高電源抑制比。

　　鑒于上述難點(diǎn)，該論文提出了一種新型自穩(wěn)壓技術(shù)，在不使用濾波電容、LDO以及運(yùn)算放大器的情況下實(shí)現(xiàn)了一款高電源抑制比的基準(zhǔn)源。采用新型自穩(wěn)壓電路為基準(zhǔn)源提供局部電源，在低功耗和小面積的情況下有效的提高了基準(zhǔn)源的低/高頻電源抑制比。

　　基于新型自穩(wěn)壓技術(shù)的電壓基準(zhǔn)原理圖如圖1所示。自穩(wěn)壓技術(shù)先將電源的電壓波動(dòng)轉(zhuǎn)換為電流，然后通過(guò)低阻支路（圖1中陰影部分所示）旁路到地，從而得到一個(gè)干凈的局部電源。該技術(shù)摒棄了傳統(tǒng)使用LDO的方法，極大的節(jié)約了功耗和面積，并且對(duì)電源噪聲的抑制效果顯著。該自穩(wěn)壓技術(shù)亦可用于提高其他電源噪聲敏感電路的電源抑制比（如比較器、運(yùn)算放大器等）。

　　整體電路采用0.18µm標(biāo)準(zhǔn)CMOS工藝設(shè)計(jì)實(shí)現(xiàn)，芯片照片如圖2所示�；鶞�(zhǔn)源電源抑制比測(cè)試結(jié)果如圖3所示，電源抑制比在低頻時(shí)達(dá)-115dB，在10MHz處達(dá)-90dB，測(cè)試結(jié)果優(yōu)于其他同類型文獻(xiàn)。

圖1 基于新型自穩(wěn)壓技術(shù)的電壓基準(zhǔn)原理

圖2 芯片照片

圖3 電壓基準(zhǔn)源的電源抑制比測(cè)試結(jié)果